信号问题正在变成制造问题
PCIe 7.0，本质是一场PCB能力竞赛

 

过去我们聊高速互连，总习惯把焦点放在芯片上。

 

但这次看完这份关于 PCIe 7.0 的报告，我反而有一个更强烈的感受：
问题已经不在芯片，而在PCB。

 

当速率进入PAM4时代，信号不再只是“更快”，而是变得“更脆弱”；
当容错空间被压缩到极限，任何一点反射、串扰，都会被无限放大。

 

于是，一个被长期忽视的环节，开始站到台前——
PCB，不再只是载体，而正在成为性能瓶颈。

 

这篇文章，我想讲清楚：
在PCIe 7.0时代，PCB到底发生了什么变化。

 

 

一、这份材料真正想说明什么？

 

随着PCIe 7.0进入PAM4时代，瓶颈已经不在芯片，而在PCB——高速互连正在从“电路问题”变成“制造精度问题”。

 

 

二、PCIe 7.0本质变化：从NRZ到PAM4，容错急剧下降

 

数据速率持续翻倍（PCIe代际演进）

• 信号从NRZ → PAM4

关键变化：

• PAM4对信噪比要求更高

• 容错空间显著收窄

结论：
不是信号更快了，而是“更脆弱了”

 

 

 

三、核心问题转向：反射 + 串扰成为第一矛盾

 

在典型拓扑中：

• Via（过孔）

• Breakout（扇出）

• 走线密度

成为主要问题源

文档明确：

• 反射 & 串扰控制 = PCIe 7.0能否实现的关键

结论：
高速互连的核心，从“传输”变成“干扰控制”

 

 

 

四、PCB的本质突破：尺寸全面缩小（极限微缩）

 

从工艺对比可以看到：

 

 

核心趋势：

• 更短的stub

• 更小的via

• 更细的线

结论：
PCB正在进入“类先进制程”的微缩时代

 

 

五、三大关键技术突破

 

🔷 ① 背钻（Backdrilling）升级

• Stub可做到 1±1mil

• 深度控制更精准，误差更小

作用：降低反射（最关键变量）

 

🔷 ② 高精度对位（Registration）

• 多Mark点 + AI识别

• 抗板变形能力增强

本质：从“机械精度”走向“算法+制造”融合

 

🔷 ③ 高密度细线蚀刻

• 真空蚀刻 + LDI曝光

• 减少侧蚀，提高线宽精度

本质：PCB制造能力向“半导体工艺化”演进

 

 

六、设计验证结论：所有优化都指向一个方向

 

实验数据非常清晰：

趋势总结：

• Stub越短 → 损耗更低

• Via越小 → 串扰下降4~5dB

• 走线越细 → 串扰下降3~4dB

• 空气填充优于树脂填充

核心结论：
所有优化，本质都是在“减少寄生结构”

 

 

 

 

小编总结

PCIe 7.0不是一次简单的速率升级，而是一次对PCB制造极限的全面逼近：
当PAM4让信号容错空间急剧压缩，反射与串扰成为主导矛盾，PCB从“承载平台”变成“性能瓶颈”。
未来高速互连的竞争，本质不在芯片，而在谁能把PCB做得更精细。